జర్నల్ ఆఫ్ న్యూక్లియర్ ఎనర్జీ సైన్స్ & పవర్ జనరేషన్ టెక్నాలజీ

వెరిలాగ్ HDLని ఉపయోగించి FSM ఆధారిత 32-బిట్ సంతకం చేయని పైప్‌లైన్డ్ మల్టిప్లైయర్ యొక్క సమర్థవంతమైన డిజైన్

హేమ చిత్ర * , R ధనశేఖరన్, V రాజ్య గణేష్ మరియు ప్రీతి మధ్యేషియా

ఈ పేపర్ FSM ఆధారిత 32-బిట్ పైప్‌లైన్డ్ మల్టిప్లైయర్‌కి సవరణను చూపుతుంది. ఇది క్యారీ ప్రచారం ఆలస్యాన్ని తగ్గించడానికి 32-bi t FSM ఆధారిత పైప్‌లైన్డ్ మల్టిప్లైయర్‌లో రిపుల్ క్యారీ యాడర్స్ (RCAలు) స్థానంలో క్యారీ లుక్ ఎహెడ్ యాడర్‌లు (CLAలు) మరియు క్యారీ సెలెక్ట్ యాడర్‌లను (CSA) ఉపయోగిస్తుంది. ప్రతిపాదిత హార్డ్‌వేర్ డిజైన్ షిఫ్ట్ మరియు గుణకార ప్రక్రియ కోసం యాడ్ అల్గారిథమ్‌పై ఆధారపడి ఉంటుంది. గరిష్ట ఆపరేటింగ్ ఫ్రీక్వెన్సీని పెంచడానికి మరియు హార్డ్‌వేర్ వనరులను తగ్గించడానికి మా సూచించిన పైప్‌లైన్ మల్టిప్లైయర్ డిజైన్ యాడర్‌ను తగ్గించింది మరియు పాక్షిక ఉత్పత్తిని వరుసగా జోడించింది. FSM ఆధారిత పైప్‌లైన్ గుణకం కంటే సవరించిన FSM ఆధారిత 32-బిట్ పైప్‌లైన్డ్ గుణకం తక్కువ ఆలస్యం, తార్కిక వనరుల వినియోగం తక్కువగా ఉందని సంశ్లేషణ నివేదిక చూపిస్తుంది. Xilinx Vivado 2017.4(Verilog HDL)లో అనుకరణ జరిగింది.

ప్రతిపాదిత డిజైన్ ఇన్‌స్టాంటియేట్‌లు పాక్షిక ఉత్పత్తి జోడింపు ప్రక్రియ కోసం ఎంపిక చేసిన యాడర్‌ను తీసుకువెళతాయి, క్యారీ సెలెక్ట్ యాడర్ రిపుల్ క్యారీ యాడర్ కంటే వేగంగా ఉంటుంది. ఇప్పటికే ఉన్న పద్ధతితో పోల్చినప్పుడు ఆలస్యం మరియు శక్తి మధ్య వర్తకం, ఆలస్యం తగ్గింది మరియు శక్తి పెరిగింది. ప్రతిపాదిత పద్ధతిని హై-స్పీడ్ పైప్‌లైన్డ్ మల్టిప్లికేషన్ ఆపరేషన్ కోసం ఉపయోగించవచ్చు.